本文摘要：输出系统的信息大多数是模拟量，为使计算机需要处置这些模拟量，必需经由数据采集系统将模拟量转化成为数字量。

输出系统的信息大多数是模拟量，为使计算机需要处置这些模拟量，必需经由数据采集系统将模拟量转化成为数字量。CPLD是在PAL、GAL等逻辑器件的基础上发展一起的，CPLD的规模较为大，适合于时序、人组等逻辑电路的应用于场合，它的高集成度能力大大增大电路板的尺寸，减少了系统的成本，而且需要提升系统的性能和可靠性。对于一个成型的探测系统而言，一般来说都是有收集储存部分的，无论是电信号、光信号、声音信号、磁信号等在被探测器接管到后大部分都必须转化成为数字信号传授给处理器才能已完成分析、辨别的过程。

对于必须高速收集并存储的系统，经常必须出售便宜的高速采集卡等设备，在基于CPLD、AVR等掌控高速ADC、储存等技术的基础上，本文设计低成本、高速收集存储的硬件构建。　　1系统总体设计方案　　系统利用ATmegal62作为主控制器，CPLD用作产生掌控时序，二者结合协商展开数据的收集与传输掌控。

图1得出其系统总体设计方案框图。　　　　数据采集系统的工作原理是：模拟量信号经过传感器后转化成电压量，通过ADC将模拟量切换为数字量，而后展开传输存储和处置。在本系统中，在CPLD和AVR的掌控下，将收集到的模拟信号经过A／D器件切换之后，切换结果再行内存到FIFO，再行转存到非易失性FLASH阵列中，其中FIFO不但可以构建内存功能，还可以解决问题A／D切换之后数据位数跟FLASH存储器的数据线位数不给定的对立。　　1．1收集部分　　本系统应用于的A／D转换器是MAXl308，它具备8地下通道可编程配备，可接管数字输出分别转录每一路地下通道；100ps地下通道间T／H给定；切换时间为0．72（单通道），0．9（2地下通道），1．2*地下通道），1．98s（8地下通道）；陡然率为1075（单通道），90（2地下通道），680（4地下通道），456千次／秒（8地下通道）。

其他特性还包括20MHzT／H输出比特率、并具备内部时钟、内部（+2．5V）或外部（+2．0～+3．OV）基准，以及低功耗省电模式。　　1．2掌控与存储部分　　如图2右图是4个FLASH模块组使用流水线（pipeline）操作者，用于该方式可以解决FLASH载入速度较快的缺点。FLASH存储器的载入有2个阶段：数据读取阶段（通过I／0端口将数据载入页寄存器）和编程阶段（在芯片内部，将页寄存器的数据传输到存储单元）。

由于编程阶段是自动展开的，不必须外部系统的介入，控制器可以展开其他事务的处置，如有效地块地址的运算等，从而节省系统支出。NAND型FLASH存储器的写出操作者以流水线方式展开，首先读取第1个FLASH模块组，数据读取完了后，第1个模块组转入自动编程阶段：再行读取第2个FLASH模块组，数据读取完了后，第2个模块组转入自动编程阶段；然后依序对第3个乃至第4个模块组展开操作者，当第4个模块组数据读取完了后，第1个存储模块组早已自动编程完结，接着再行读取和自动编程构成流水线的工作方式。从整个系统总体效果来看，它仍然在展开存储读取数据。

　　　　2程序设计与构建　　编程构建收集部分的功能，收集部分时序图如图3右图。给定自由选择两条地下通道展开内部时钟分析，图中为第3地下通道和第7地下通道，当掌控信号产生低电平时，掌控插槽起起到，启动时收集功能，同时EOC插槽电平至较低。

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